Zeitkontinuierliche (CT) Analog-Digital-Wandler (ADCs) sind dank ihrer hohen Wandlungsgeschwindigkeit, Auflösung und Leistungseffizienz in modernen Kommunikationssystemen allgegenwärtig geworden. In jüngerer Zeit haben CT-Pipelined-ADCs innerhalb der Fachwelt größeres Interesse hervorgerufen. In einem Pipeline-ADC wird das Eingangssignal zunächst durch eine grobe Quantisierungsstufe digitalisiert. Das resultierende Signal wird mithilfe eines Digital-Analog-Wandlers (DAC) in den analogen Bereich zurückgewandelt und vom Eingangssignal subtrahiert. Die folgende, ‘Fine Stage’ genannte stufe bearbeitet das resultierende Restsignal, das im Idealfall nur den Quantisierungsfehler der ersten Stufe enthält. Aufgrund der geringeren Signalleistung kann eine Zwischenstufenverstärkung (ISG) verwendet werden, um die durch thermisches Rauschen, Nichtlinearität und Quantisierungsfehler verursachten Fehler der zwiten Stufe zu unterdrücken. Im Stand der Technik (SoA) wird der grobe ADC durch einen Flash- oder SAR-Quantisierer (Successive-Approximation-Register) realisiert. Diese Implementierungen ermöglichen eine hohe Wandlungsrate bei niedriger bis mittlerer Auflösung. Da CT-Pipeline-ADCs Oversampling verwenden, wird die zweite Stufe oft als rauschformende Architektur, bspw. durch einen CT-Delta-Sigma-Modulator (DSM) realisiert. Die Architektur wird dann als 0-X MASH DSM bezeichnet, wobei sich X auf die Ordnung des DSM-Schleifenfilters bezieht.

Ein wichtiger Kompromiss bei der Entwicklung eines 0-X MASH DSM ist die Wahl der Zwischenstufenverstärkung ISG: eine höhere ISG führt zu einer stärkeren Unterdrückung von Fehlern in der Feinstufe und ermöglicht eine höhere Auflösung des ADC. Die ISG wird jedoch durch das Quantisierungsrauschen der ersten Stufe und durch Signalverluste begrenzt, die durch nicht-ideale Auslöschung beim Aufbau des Residuums verursacht werden.

Eine weitere kritische Komponente ist der DAC der ersten Stufe, da seine Fehler nicht durch die Rauschunterdrückungslogik aufgehoben werden können. SoA-Implementierungen verwenden häufig eine digitale Kalibrierung und legen den erforderlichen Aufwand in Bezug auf Leistung und Chipfläche nicht offen.

In der ersten Phase dieses Projekts wurde die Eignung eines Time-Interleaved (TI) SAR ADC in der ersten stufe eines 0-X MASH DSM untersucht. Ein neuartiger 6-Bit, 2xTI SAR ADC wurde in einem 22nm FDSOI CMOS-Prozess implementiert. Darüber hinaus wurde eine intrinsisch lineare Architektur für den kritischen DAC der ersten Stufe unter Verwendung eines digitalen DSM (DDSM) entwickelt. Damit kann die Grobstufe mit einem TI-SAR ADC und einem einzigen DAC realisiert werden, wodurch Nicht-Idealitäten aufgrund von Zeitverschachtelung des DAC vermieden werden. Darüber hinaus wurden der für die Residuenbildung notwendige Allpassfilter (APF) und die Zwischenstufenverstärkung ISG untersucht.

Die zweite Phase des Projekts konzentriert sich auf die Implementierung des gesamten CT-Pipelined-ADC, der den TI-SAR, den DDSM-DAC und einen feinstufigen DSM umfasst. Außerdem wird eine digitale Rauschunterdrückungslogik mit reduzierter Komplexität entwickelt.