Inhalt

Das Ziel des Kurses besteht darin, das Verständnis der Teilnehmer für den Entwurf von VLSI Systemen durch die Entwicklung einer kleinen integrierten Schaltung zu vertiefen. Das theoretische Wissen über den Entwurfsprozess von integrierten digitalen Schaltungen für programmierbare Logik wird in einführenden Vorlesungen vermittelt und durch praktische Übungen und ein interaktives Onlinetutorial gestützt.

Im anschließenden praktischen Teil des Kurses wird das erlernte Wissen anhand eines beispielhaften Projektes umgesetzt. Anhand einer vorgegebenen Spezifikation soll ein Systementwurf erstellt und präsentiert werden. Dessen Umsetzung in ein hierarchisches Model erfolgt dann mittels der  Hardwarebeschreibungssprache Verilog, welches dann mit Hilfe der Software Vivado von Xilinx auf RTL-Ebene simuliert wird. Anschließend wird das modellierte Design mittels der Synthese- und Implementierungstools von Vivado auf Netzlisten umgesetzt und geroutet. In abschließenden Simulationen erfolgt die Verifikation des Designs auf korrekte Funktionalität auf Logikgatterebene, inklusive der Überprüfung von Timing-Vorgaben. Zuletzt wird das Design auf einem FPGA getestet.

Der erste Teil des Kurses besteht aus fünf einleitenden Vorlesungen sowie zwei praktischen Übungen und einem interaktiven Onlinetutorial, welches auf der Institutswebseite zur Verfügung steht. Die Teilnahme an diesen Terminen und der erfolgreiche Abschluss des Onlinetutorials sind Voraussetzung für den erfolgreichen Abschluss des Projekts.

Danach kann die vorgegebene Zeit frei eingeteilt werden, um jedem Studenten die Möglichkeit zu bieten, das Projekt mit der eigenen Geschwindigkeit abzuschließen. Teil dieser Lernerfahrung ist es, den eigenen Fortschritt selbst zu kontrollieren mit Hinsicht auf gegebene Projektmeilensteine. Zu den angegebenen Zeiten kann die Unterstützung der Tutoren bei Problemen oder Fragen in Anspruch genommen werden. Ein detaillierter Zeitplan wird in der ersten Vorlesung ausgegeben.

Der Anmeldung für den Kurs ist für Studenten/-innen der Masterstudiengänge Elektrotechnik (ET), Informationssystemtechnik (IST) möglich. Eine vorläufige Anmeldung in Bachelorstudiengängen kann berücksichtigt werden, sofern das Masterstudium an der Universität Ulm mit dem aktuellen Semester beginnt.

Die mögliche Anzahl Teilnehmer für diesen Kurs ist begrenzt. Studenten des Studienganges Communications Technology (CT) mit gutem Verständnis der deutschen Sprache können teilnehmen, sofern es freie Plätze gibt. Ansonsten sei auf die englischsprachige Veranstaltung „Project – Design of Integrated Systems“ im Wintersemester verwiesen. Für die Onlineanmeldung wird die Matrikelnummer, die ulub-Nummer und die Angabe des Studiengangs benötigt. Die Bearbeitung des praktischen Teils des Projekts erfolgt in Teams von zwei Personen, hierzu kann der Name des gewünschten Partners angegeben werden.

Die Anmeldung (siehe Moodle Kurs) beginnt am ersten Tag des Semesters und endet einen Tag vor der ersten Vorlesung. Das Skript für den Kurs kann über das Drucksystem der Fachschaft bestellt werden (druck.fs-et.de).

Es gibt keine Benachrichtigung, ob die Anmeldung akzeptiert werden konnte. Die Vergabe der Teilnehmerplätze findet in der ersten Vorlesung statt (siehe rechte Spalte). Plätze fehlender oder verspäteter Teilnehmer*innen werden zugunsten rechtzeitig anwesender Teilnehmer*innen vergeben.

• Interactive Verilog Online-Tutorial
• ZYBO Reference Manual (PDF)
• Zynq-7000 AP SoC Overview (PDF)
• Verilog Language Reference (PDF)
• Verilog Examples & Additional Tutorials

• Daniel D. Gajski, “Principles of Digital Design”
• Ken Coffman, "Real World FPGA Design with Verilog"
• Donald E. Thomas & Philips R. Moorby, "The Verilog Hardware Description Language"